Структура и материалы FinFET транзисторов

Обложка

Цитировать

Полный текст

Открытый доступ Открытый доступ
Доступ закрыт Доступ предоставлен
Доступ закрыт Только для подписчиков

Аннотация

В работе представлен комплексный обзор развития технологий трехмерных транзисторов FinFET. Рассмотрены особенности формирования FinFET транзисторов различных производителей, а также применяемые в них материалы и основные подходы к усовершенствованию технологий их производства. На основе открытых источников проведен анализ и сравнение основных характеристик FinFET транзисторов выполненных с технологическими нормами производства – от 22 до 3 нм.

Об авторах

Д. А. Абдуллаев

Институт нанотехнологий микроэлектроники РАН

Email: abdullaev.d@inme-ras.ru
Москва, Россия

Л. М. Колчина

Институт нанотехнологий микроэлектроники РАН

Москва, Россия

Р. А. Милованов

Институт нанотехнологий микроэлектроники РАН

Москва, Россия

Список литературы

  1. Bohr M. T . Logic technology scaling to continue moore’s law. 2018 // IEEE 2nd Electron Devices Technology and Manufacturing Conference (EDTM). 2018. pp. 1–3.
  2. Абдуллаев Д. А . Изменение набора применяемых материалов при уменьшении топологических норм производства интегральных микросхем // Нано-и микросистемная техника . 2014. № 5. С. 32–38.
  3. Jung E. S . Creating the Future with Silicon // Advanced Materials Technologies. 2023. vol. 8. № 20. pp. 2200867.
  4. Auth C . 22 nm fully-depleted tri-gate CMOS transistors // Proceedings of the IEEE2012 Custom Integrated Circuits Conference . 2012. pp. 1–6.
  5. Jan C.H., Bhattacharya U., Brain R. et al . A 22 nm SoC platform technology featuring 3-D Tri-gate and high-k/metal gate, optimized for ultra low power, high performance and high density SoC applications.2012 International Electron Devices Meeting . – IEEE, 2012. pp. 3.1. 1–3.1. 4.
  6. Lourts Deepak A., Dhulipalla L . Performance comparison of CMOS and FinFET based SRAM for 22nm Technology // International Journal of Conceptions on Electronics and Communication Engineering . 2013. vol. 1. № 1.
  7. Arabinda Das. Intel’s 22-nm process gives MOSFET switch a facelift. EE Times. URL: https:.www.eetimes.com/intels-22-nm- process-gives-mosfet-switch-a-facelift/ (дата обращения: 13.05.2025).
  8. Kaeslin H . Top-down digital VLSI design: from architectures to gate-level circuits and FPGAs. Morgan Kaufmann, 2014.
  9. Auth C., Allen C., Blattn er A. et al . A 22nm high performance and low-power CMOS technology featuring fully-depleted tri-gate transistors, self-aligned contacts and high density MIM capacitors // 2012 symposium on VLSI technology (VLSIT). 2012. pp. 131–132.
  10. Intel details 22nm trigate SoC process at IEDM. Solid State Technology. URL: https:. sst.semiconductor-digest.com/chipworks_real_chips_blog/page /5/ (дата обращения: 13.05.2025).
  11. Устройство процессоров Intel Ivy Bridge. iXBT. URL: https:.www.ixbt.com/cpu/ivy- bridge-architecture-2.shtml (дата обращения: 13.05.2025).
  12. Vitale S.A., Kedzierski J., Healey P., Wyat t P.W., Keast C. L . Work-function-tuned TiN metal gate FDSOI transistors for subthreshold operation // IEEE Transactions on Electron Devices . 2010. vol. 58. № 2. pp. 419–426.
  13. Lima L.P.B., Dekkers H.F.W., Lisoni J.G. et al . Metal gate work function tuning by Al incorporation in TiN // Journal of Applied Physics . 2014. vol. 115. № 7.
  14. James D . Moore’s Law Continues into the 1x-nm Era // 21st International Conference on Ion Implantation Technology (IIT) . 2016. pp. 1–10.
  15. Erben E., Hempel K., Triyoso D . Work function setting in high-k metal gate devices // Complementary Metal Oxide Semiconductor. 2018.
  16. Rahman A., Bai P ., Curello G., Hicks J., Jan C.H., Jamil M., Yeh J. Y . Reliability studies of a 22 nm SoC platform technology featuring 3-D tri-gate, optimized for ultra low power, high performance and high density application // IEEE International Reliability Physics Symposium (IRPS). 2013. pp. PI-2.
  17. Kanter D . Intel’s 22FFL Process Improves Power, Cost, and Analog. Real World Technologies. https:.www.realworldtech.com/intel-22ffl-process/ (дата обращения: 13.05.2025)
  18. Sell B., Bigwood B., Cha S. , Chen Z., Dhage P., Fan P., Bai P . 22FFL: A high performance and ultra low power FinFET technology for mobile and RF applications // IEEE International Electron Devices Meeting (IEDM) . 2017. pp. 29.4. 1–29.4.4.
  19. Lee H.J., Callender S., Rami S., Shin W., Yu Q., Marulanda J. M . Intel 22nm low-power FinFET (22FFL) process technology for 5G and beyond // 2020 IEEE Custom Integrated Circuits Conference (CICC) . 2020. pp. 1–7.
  20. Su C.Y., Armstrong M., Jiang L., Kumar S.A., Landon C .D., Liu S., Ramey S . Transistor reliability characterization and modeling of the 22FFL FinFET technology // 2018 IEEE International Reliability Physics Symposium (IRPS), 2018. pp. 6F-8.
  21. Khaja F.A., Gossmann H.J.L., Colombeau B., Thanig aivelan T . Bulk FinFET junction isolation by heavy species and thermal implants // 20th International Conference on Ion Implantation Technology (IIT) . 2014. pp. 1–4.
  22. Li R., Liu Y., Zhang K., Zha o C., Zhu H., Yin H . Punch through stop layer optimization in bulk FinFETs // 12th IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT), 2014. pp. 1–3.
  23. Biswas J., Pradha n N., Biswas D., Das S., Mahapatra S., Lodha S . Impact of punch-through stop implants on channel doping and junction leakage for Ge p-FinFET applications // IEEE Transactions on Electron Devices. 2019. vol. 66. № 4. pp. 1635–1641.
  24. Veen drick H.J.M . Nanometer CMOS ICs. Springer International Publishing AG, 2017.
  25. Khandelwal S., Duarte J.P., Medury A., Chauhan Y.S., Hu C . New industry standard FinFET compact model for future technology nodes // 2015 Symposium on VLSI Technology (VLSI Technology) . 2015. pp. T62–T63.
  26. Bohr M . 14 nm Process Technology: Opening New Horizons. Intel. URL: https:.www.intel.com/content/dam/www/public/us/en/documents/technolo gy-briefs/bohr-14nm-idf-2014-brief.pdf (дата обращения: 13.05.2025).
  27. James D . Moore’s Law Continues into the 1x-nm Era // 21st International Conference on Ion Implantation Technology (IIT). IEEE, 2016. pp. 1–10.
  28. Jan C. H., Al-Amoody, F., Chang H.Y., Chang T., Chen Y.W., Dias N., Bai P . A 14 nm SoC platform technology featuring 2nd generation Tri-Gate transistors, 70 nm gate pitch, 52 nm metal pitch, and 0.0499 µm 2 SRAM cells, optimized for low power, high performance and high density SoC products // 2015 Symposium on VLSI Technology (VLSI Technology) . IEEE, 2015. pp. T12-T13.
  29. James D . A Quick Look at 14-nm and 10-nm Devices. NCCAVS. URL: https:. nccavs-usergroups.avs.org/wp-content/uploads/JTG2018/JTG718–4-James- Siliconics.pdf дата обращения: 13.05.2025).
  30. Logic Node Samsung Semiconductor. Samsung. URL: https:.semiconductor.samsung.com/foundry/process-technology/ logic-node/ дата обращения: 13.05.2025).
  31. Gibb K . Samsung’s 14 nm LPE FinFET transistors. eeNews Europe. URL: https:.www.eenewseurope.com/en/samsungs -14-nm-lpe-finfet-transistors/ дата обращения: 13.05.2025).
  32. Wu S.Y., Lin C.Y., Chia ng M.C., Liaw J.J., Cheng J.Y., Yang S.H., Ku Y . An enhanced 16nm CMOS technology featuring 2nd generation FinFET transistors and advanced Cu/low-k interconnect for low power and high performance applications // 2014 IEEE International Electron Devices Meeting. 2014. pp. 3.1. 1–3.1. 4.
  33. Wu S.Y., Lin C.Y., Chiang M.C., Liaw J.J., Cheng J.Y., Yang S.H., Ku Y . A 16 nm FinFET CMOS technology for mobile SoC and computing applications // 2013 IEEE International Electron Devices Meeting, 2013. pp. 9.1. 1–9.1. 4.
  34. Johnson С. R . FinFETs + FD-SOI Proposition: May Save Power.EETimes. URL: https:.www.eetimes.com/finfets-fd-soi-proposition-may-save-power/ (дата обращения: 20.05.2025).
  35. Lin C.H., Greene B ., Narasimha S., Cai J., Bryant A., Radens C., Agnello P . High performance 14 nm SOI FinFET CMOS technology with 0.0174 µm 2 embedded DRAM and 15 levels of Cu metallization // 2014 IEEE International Electron Devices Meeting . 2014. pp. 3.8. 1–3.8. 3.
  36. Intel, IBM Follow Different Strategies On 14nm FinFET. CdrInfo.com. URL: https:.cdrinfo.com/d7/content/intel-ibm-follow-different-strategies-14nm-finfet (дата обращения: 20.05.2025).
  37. W901 Weekly Report: This is the most basic FinFET principle. Baidu.com. URL: https:.wapbaike.baidu.com/tashuo/b rowse/content?id=703153 e271698ec87b05f7bc (дата обращения: 20.05.2025).
  38. Cutress I . Intel’s 10nm Cannon Lake and Core i3–8121U Deep Dive Review. AnandTech. URL: https:.www.anandtech.com/show/13405/intel-10 nm-cannon-lake-and-core-i3–8121u-deep-dive-review/3 (дата обращения: 20.05.2025).
  39. Oldiges P., Vega R.A., Utomo H.K., La nzillo N.A., Wassick T., Li J., Shahidi G. G . Chip power-frequency scaling in 10/7 nm node // IEEE Access. 2020. vol. 8. pp. 154329–154337.
  40. Auth C., Al iyarukunju A., Asoro M., Bergstrom D., Bhagwat V., Birdsall J., Yeoh A . A 10 nm high performance and low-power CMOS technology featuring 3 rd generation FinFET transistors, Self-Aligned Quad Patterning, contact over active gate and cobalt local interconnects // 2017 IEEE International Electron Devices Meeting (IEDM), 2017. pp. 29.1. 1–29.1. 4.
  41. Jame s D., Gelsinger P . Takes Us on a Trip Down Memory Lane – and a Look Ahead. TechInsights. URL: https:.www.techinsights.com/blog /pat-gelsinger-takes-us-trip-down-memory-lane-and-look -ahead (дата обращения: 20.05.2025).
  42. Strojwas A.J., Doong K., Ciplickas D . Yield and Reliability Challenges at 7 nm and Below // 2019 Electron Devices Technology and Manufacturing Conference (EDTM) . 2019. pp. 179–181.
  43. Razavieh A., Mahajan V., Oo W.L., Cimino S., Khokale S.V., Nagahiro K., Lee T. H . FinFET with contact over active-gate for 5G ultra-wideband applications // 2020 IEEE Symposium on VLSI Technology . 2020. pp. 1–2.
  44. Шиллинг А . Сравнение техпроцессов 10 и 14 нм Intel , TSMC и Samsung. Hardwareluxx.ru. URL: https:.www.hardwareluxx.ru/index .php/news/ hardware/prozessoren/44187–10–14-nm-intel-tsmc-samsung.html (дата обращения: 20.05.2025).
  45. James D . A Quick Look at 14-nm and 10-nm Devices. NCCAVS. URL: https:.nccavs-usergroups.avs.org/wp-content/uploads /JTG2018/JTG718–4-James-Siliconics.pdf#page=13.00 (дата обращения: 20.05.2025).
  46. Semiconductor Process Technology. MSSCORPS. URL: https:.www.msscorps.com/ec99/rwd1520/category.asp?category_id=23 (дата обращения : 20.05.2025).
  47. Kanter D . Intel 4 Process Scales Logic with Design, Materials, and EUV. Real World Tech. URL: https:.www.realworldtech.com/intel-4/ (дата обращения: 20.05.2025).
  48. Scotten J . Intel 4 Deep Dive. SemiWiki. URL: https:.semiwiki.com/ semiconductor-manufacturers/intel/314047-intel-4-presented-at-vlsi/ (дата обращения: 20.05.2025).
  49. Singer P . Intel 4 Process Drops Cobalt Interconnect, Goes with Tried and Tested Copper with Cobalt Liner/Cap. Semiconductor Digest. URL: https:.www.semiconductor-digest.com/intel-4-process-drops-cobalt-interconnect-goes-with-tried-and-tested-copper-with-cobalt-liner-cap/ ( дата обращения: 20.05.2025).
  50. Mujtaba H . Intel 3 Process Node: 18% Performance at Same Power, 10% Higher Density, Shipping Xeon 6 CPUs Now. Wccftech. URL: https:.wccftech.com/intel-3-process-node -18-percent-performance-same-power-10-percent-higher-density-shipping-xeon-6-cpus -now/ (дата обращения: 20.05.2025).
  51. Hafez W . Intel Delivers Leading-Edge Foundry Node with Intel 3 Technology; on Path Back to Process Leadership. Intel Community. URL: https:.community.intel.com/t5/Blogs/Intel-Foundry/Systems-Foundry-for-the-AI-Era/Intel-Delivers-Leading-Edge-Foundry-Node-with-Intel-3-Technology/post/1607454 (дата обращения: 20.05.2025).
  52. Intel Reaches 3 nm Milestone. Global SMT & Packaging. URL: https:.www.globalsmt .net/advanced-packaging/intel-reaches-3nm-milestone/ (дата обращения: 20.05.2025).
  53. Samsung Electronics Starts Production of EUV-Based 7nm LPP Process. Samsung Semiconductor EMEA. URL: https:.semiconductor.samsung.com/emea/news-events/news/samsung-electronics-starts-production-of-euv-based-7nm-lpp-process/ (дата обращения: 20.05.2025).
  54. Ha D., Yang C., Lee J., Lee S., Lee S.H., Seo K.I., Jung E. S . Highly manufacturable 7 nm FinFET technology featuring EUV lithography for low power and high performance applications // 2017 Symposium on VLSI Technology. 2017. pp. T68-T69.
  55. Xie R., Montanini P., Akarvardar K., Tripathi N., Haran B., J ohnson S., Khare M . A 7 nm FinFET technology featuring EUV patterning and dual strained high mobility channels // 2016 IEEE international electron devices meeting (IEDM) . 2016. pp. 2.7. 1–2.7. 4.
  56. Guo D., Karve G., Tsutsui G., Lim K. Y., Robiso n R., Hook T., Khare M . FinFET technology featuring high mobility SiGe channel for 10 nm and beyond // 2016 IEEE Symposium on VLSI Technology. 2016. pp. 1–2.
  57. Kurniawan E.D. , Du Y.T., Wu Y.C., Lin Y. H . Optimization of leakage current suppression for super steep retrograde well (SSRW) 5nm-node FinFET technology // 2018 International Conference on Radar, Antenna, Microwave, Electronics, and Telecommunications (ICRAMET) . 2018. pp. 104–107.
  58. 7 nm Technology. TSMC. URL: https:.www.tsmc.com/english/ dedicatedFoundry/technology/logic/l_7nm (дата обращения: 20.05.2025).
  59. 7 nm lithography process. WikiChip. URL: https:.en.wikichip.org/ wiki/7_nm_lithography_process ( дата обращения: 20.05.2025).
  60. Wu S.Y., Lin C.Y., Chiang M.C., Liaw J.J., Cheng J.Y., Yang S.H., Jang S. M . A 7 nm CMOS platform technology featuring 4th generation FinFET transistors with a 0.027 µm 2 high density 6-T SRAM cell for mobile SoC applications // 2016 IEEE International Electron Devices Meeting (IEDM) . 2016. pp. 2.6. 1–2.6. 4.
  61. Das A . Turning the nascent into the adjacent – tracking patent innovation. UnitedLex. URL: https:.unitedlex.com/insights/turning-the-nascent-into-the- adjacent-tracking-patent-innovation/ (дата обращения: 20.05.2025).
  62. Chen F . SALELE Double Patterning for 7 nm and 5 nm Nodes. LinkedIn. URL: https:.www.linkedin.com/pulse/salele-double-patterning-7nm-5nm-nodes-frederick-chen (дата обращения: 20.05.2025).
  63. Bae D., Bae G. , Bhuwalka K.K., Lee S.H., Song M.G., Jeon T.S., Jung E. S . A novel tensile Si (n) and compressive SiGe (p) dual-channel CMOS FinFET co-integration scheme for 5 nm logic applications and beyond // 2016 IEEE International Electron Devices Meeting (IEDM) . 2016. pp. 28.1.1–28.1.4.
  64. TEM analysis on Samsung 5 nm technology node. MSSCORPS. URL: https:.en.msscorps.com/ec99/rwd1772/news.asp?newsno=5 (дата обращения: 20.05.2025).
  65. Transistor Architecture Generation: From FinFETs to GAAFETs. EDN Taiwan. URL: https:.www.edntaiwan.com/20241106nt71-transistor-architecture-generation-from-finfets-to-gaafets/ (дата обращения: 20.05.2025).
  66. Hiramoto T . Five nanometre CMOS technology. Nature Electronics . 2019. vol. 2. № . 12. pp. 557–558.
  67. Liu J.C., Mukhopadhyay S., Kund u A., Chen S.H., Wan g H.C., Huang D.S., He J . A reliability enhanced 5 nm CMOS technology featuring 5th generation FinFET with fully-developed EUV and high mobility channel for mobile SoC and high performance computing application // 2020 IEEE International Electron Devices Meeting (IEDM) . 2020. pp. 9.2.1–9.2.4.
  68. Kwon Y. M . Revealing the Hidden Innovations within the A15 Bionic SoC Found in the iPhone 13. Unitedlex. URL: https:.unitedlex.com/insights/revealing-the-hidden-innovations -within-the-a15-bionic-soc-found-in-the/ (дата обращения: 20.05.2025).
  69. Smith R . Qualcomm Announces Snapdragon 8 Gen 1: Moving to TSMC for More Speed, Lower Power. AnandTech. URL: https:.www.anandtech.com/show/17395/qualcomm-announces-snapdragon-8-gen-1-moving-to-tsmc-for-more-speed-lower-power (дата обращения: 20.05.2025).
  70. Li R., Boyd J . Qualcomm dual-sourced Snapdragon 8(+) Gen1 SOC. TechInsights. URL: https:.www.techinsights.com/blog/qualcomm-snapdragon-8-gen1-soc (дата обращения: 20.05.2025).
  71. Samsung Begins Chip Production Using 3 nm Process Technology with GAA Architecture. Samsung Newsroom. URL: https:.web.archive.org/web/20220630035207/https:.news.samsung.com/global/samsung-begins-chip-production-using-3nm-process-technology-with-gaa-architecture (дата обращения: 20.05.2025).
  72. Patel D ., Ahmad A . TSMC’s 3 nm Conundrum, Does It Even Make Sense? – N3 & N3E Process Technology & Cost Detailed. SemiAnalysis. URL: https:.semianalysis.com/2022/12/21/tsmcs-3nm-conundrum-does-it-even/ (дата обращения: 20.05.2025).

Дополнительные файлы

Доп. файлы
Действие
1. JATS XML
Скачать

© Российская академия наук, 2025

Согласие на обработку персональных данных с помощью сервиса «Яндекс.Метрика»

1. Я (далее – «Пользователь» или «Субъект персональных данных»), осуществляя использование сайта https://journals.rcsi.science/ (далее – «Сайт»), подтверждая свою полную дееспособность даю согласие на обработку персональных данных с использованием средств автоматизации Оператору - федеральному государственному бюджетному учреждению «Российский центр научной информации» (РЦНИ), далее – «Оператор», расположенному по адресу: 119991, г. Москва, Ленинский просп., д.32А, со следующими условиями.

2. Категории обрабатываемых данных: файлы «cookies» (куки-файлы). Файлы «cookie» – это небольшой текстовый файл, который веб-сервер может хранить в браузере Пользователя. Данные файлы веб-сервер загружает на устройство Пользователя при посещении им Сайта. При каждом следующем посещении Пользователем Сайта «cookie» файлы отправляются на Сайт Оператора. Данные файлы позволяют Сайту распознавать устройство Пользователя. Содержимое такого файла может как относиться, так и не относиться к персональным данным, в зависимости от того, содержит ли такой файл персональные данные или содержит обезличенные технические данные.

3. Цель обработки персональных данных: анализ пользовательской активности с помощью сервиса «Яндекс.Метрика».

4. Категории субъектов персональных данных: все Пользователи Сайта, которые дали согласие на обработку файлов «cookie».

5. Способы обработки: сбор, запись, систематизация, накопление, хранение, уточнение (обновление, изменение), извлечение, использование, передача (доступ, предоставление), блокирование, удаление, уничтожение персональных данных.

6. Срок обработки и хранения: до получения от Субъекта персональных данных требования о прекращении обработки/отзыва согласия.

7. Способ отзыва: заявление об отзыве в письменном виде путём его направления на адрес электронной почты Оператора: info@rcsi.science или путем письменного обращения по юридическому адресу: 119991, г. Москва, Ленинский просп., д.32А

8. Субъект персональных данных вправе запретить своему оборудованию прием этих данных или ограничить прием этих данных. При отказе от получения таких данных или при ограничении приема данных некоторые функции Сайта могут работать некорректно. Субъект персональных данных обязуется сам настроить свое оборудование таким способом, чтобы оно обеспечивало адекватный его желаниям режим работы и уровень защиты данных файлов «cookie», Оператор не предоставляет технологических и правовых консультаций на темы подобного характера.

9. Порядок уничтожения персональных данных при достижении цели их обработки или при наступлении иных законных оснований определяется Оператором в соответствии с законодательством Российской Федерации.

10. Я согласен/согласна квалифицировать в качестве своей простой электронной подписи под настоящим Согласием и под Политикой обработки персональных данных выполнение мною следующего действия на сайте: https://journals.rcsi.science/ нажатие мною на интерфейсе с текстом: «Сайт использует сервис «Яндекс.Метрика» (который использует файлы «cookie») на элемент с текстом «Принять и продолжить».